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Pc: Um Guia de Hardware e Interfaceamento


Ricardo Zelenovsky / Alexandre Mendonça



1031 páginas - 3ª edição - 2002


ISBN: 8587385097


Formato: 22 x 29


Referência: MZ-09-7


R$200,00       


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O livro pc: um guia pratico de hardware e interfaceamento vem sendon há mais de 5 anos, a principal literatura em lingua portuguesa que aborda a arquitetura do pc e as técnicas de interfaceamento para os principais barrametos e perifericos comerciais, alem de possuir um conteúdo voltado as aplicações profissionais, e também recomendado como livro didatico, principalmente para cursos de graduação.

Sumário
Capítulo 1: Histórico
1.1. Introdução
1.2. Microprocessadores
1.3. Microcomputadores
1.4. Acontecimentos Marcantes
Capítulo 2: Estudo das CPUs 8086/8088
2.1. Introdução
2.2. A CPU 8086
2.3. Pinagem e Sinais da CPU 8086
2.3.1. Definição dos Ciclos de Barramento do 8086
2.3.2. Linhas de Endereços e Dados
2.3.3. Linhas de Controle e Estado
2.3.3.1. Linhas de Controle e Estado Não Afetadas por MN/*MX
2.3.3.2. Linhas de Controle e Estado Afetadas por MN/*MX
2.3.3.3. Linhas de Controle e Estado para o Modo Mínimo
2.3.3.4. Linhas de Controle e Estado para o Modo Máximo
2.3.3.5. Alimentação e Relógio ("Clock")
2.3.3.6. Linhas em Três-Estados (3S)
2.4. Barramentos de Endereços e Dados
2.4.1. Como Separar o Barramento de Endereços
2.4.2. Como Usar a Memória com o 8086
2.4.3. Como Separar o Barramento de Dados
2.5. Projeto Modo Mínimo
2.6. Projeto Modo Máximo
2.7. Unidade de Execução (EU) e Unidade de Interface com o Barramento (BIU)
2.8. Registradores e Flags do 8086
2.8.1. Registradores de Finalidade Geral (AX, BX, CX e DX)
2.8.2. Registradores Apontadores de Pilha (SP, BP)
2.8.3. Registradores de Indexação (SI e Dl)
2.8.4. Registradores de Segmento (CS, DS, SS e ES)
2.8.5. Palavra de Estado do Programa ou Registrador de Flags (PSW)
2.8.6. Ponteiro de Instrução (IP
2.9. Modos de Endereçamento do 8086
2.9.1. Modos de Endereçamento da Memória de Programa
2.9.2. Modos de Endereçamento da Memória de Dados
2.10. Uso da Pilha pelos Compiladores
2.11. Estado de HoW
2.12. Estado de Halt
2.13. A Instrugao Lock
2.14. A CPU 8088
2.15. Exercícios
Capítulo 3: Processadores
3.1. Introdução
3.2. A CPU 80286
3.3. A CPU 80386
3.3.1. A Arquitetura de 32 bits
3.3.2. Modo Real e Modo Protegido
3.3.3. Desempenho
3.3.4. Barramentos de Endereços e Dados da CPU 386
3.3.5. Outros 386
3.4. A CPU 80486
3.5. A CPU Pentium (P5)
3.6. A Arquitetura MMX
3.6.1. Características da Arquitetura MMX
3.6.2. Quando Utilizar as Instruções MMX ?
3.6.3. A Abordagem MMX
3.6.4. O SDNow, MMX-2
3.7. CISC x RISC
3.8. Barramentos FSB, BSB e Caches "On die"
3.9. A CPU Pentium-Pro (P5-Pro)
3.9.1. Doisem Um
3.9.2. Conflito 16 e 32 Bits
3.10. A CPU Pentium II (P5-II)
3.10.1. A Encruzilhada
3.10.2. A CPU e a Tecnologia de Integração
3.10.3. A Arquitetura de Sexta Geração
3.10.4. A Memória Cache
3.10.5. O Problema dos Cartuchos
3.11. A CPU Pentium III (P5-III)
3.12. A CPU Pentium 4 (P5-4)
3.12.1. Micro arquitetura NetBurst
3.12.2. Desempenho do P5-4
3.13. A Arquitetura de 64 Bits da Intel (IA-64)
3.13.1. Entrosamento Entre CPU e Compilador
3.13.2. CISCx RISCx LIW
3.13.3. Formato das Instruções
3.13.4. A Arquitetura IA-64
3.13.5. O Paralelismo Explicito (EPIC)
3.13.6. Os Registradores
3.13.7. Compatibilidade com a IA-32
3.14. Estratégia da Intel e Nucleos de Suas CPUs 3.14.1. Núcleos de CPU
3.15. AMD - Advanced Micro Devices
3.15.1. K5-AMD
3.15.2. K6-AMD
3.15.3. K6-2 3D Now - AMD
3.15.4. K6-3 "Sharptooth"- AMD
3.15.5. Athlon (K7) - AMD
3.15.6. Evolução dos Processadores Athlon - AMD
3.15.7. Arquitetura do Athlon
3.15.8. Arquitetura de 64 Bits da AMD (x86-64)
3.15.9. Planejamento da AMD para o Futuro Próximo 3.15.10. O Problema dos
Chipsets AMD
3.16. Cyrix
3.16.1. PR - Performance Rating
3.16.2. 5x86, 6x86 e 6x86MX da Cyrix
3.16.3. Mil da Cyrix
3.16.4. MediaGX da Cyrix
3.17. IDT - Integrated Devices Technology- Centaur
3.18. Rise Technology
3.19. VIA Technology
3.20. PowerPC
3.21. Navegando pelo Mar de CPUs
3.21.1. Velocidade das CPUs Modernas
3.22. Parametros de Desempenho
3.22.1. Largura de Banda da Memória e Estados de Espera ("Wait States")
3.22.2. Avaliação de Desempenho
3.23. Programas
3.24. Exercícios
Capítulo 4: Memórias
4.1. Introdução
4.2. Memória RAM
4.2.1. Estudo da Memória DRAM
4.2.2. Leitura e Escrita na DRAM
4.2.3. Refresco da DRAM
4.2.4. As Modernas DRAM
4.2.4.1. FPM RAM, "Fast Page Mode RAM"
4.2.4.2. EDO RAM, "Extended Data Output RAM"
4.2.4.3. BEDO RAM, "Burst Extended Data Output RAM"
4.2.4.4. SDRAM, "Synchronous Dynamic RAM"
4.2.4.4.1. Registrador de Modo
4.2.4.4.2. Comandos
4.2.4.5. DDR SDRAM, "Doubled Data Rate SDRAM"
4.2.4.6. DR DRAM, "Direct Rambus DRAM"
4.2.4.7. VRAM, "Video RAM"
4.2.5. SIMM e DIMM
4.2.6. Tipos de SRAM (RAM Estatica)
4.2.7. Como Especificar Velocidades de Memória
4.2.8. Recomendações
4.2.9. Pinagens dos Cartões de Memória
4.2.9.1. 4 Mbit x 9 SIMM-30 pinos
4.2.9.2. 4 Mbit x 32 SIMM - 72 pinos
4.2.9.3. 32 Mbit x 64 DIMM-168 pinos
4.3. Memória Cache
4.3.1. Cache Mapeado Diretamente
4.3.2. Cache Totalmente Associative
4.3.3. Cache Associative por Grupo
4.3.4. Tecnicas de Atualização do Cache
4.3.4.1. Escrita Direta('Write Through")
4.3.4.2. Contra Escrita ("Write Back")
4.3.5. Exemplo: O Cache Interno do 80486
4.4. Confusão de Memórias
4.4.1. Memórias Baixa e Convencional
4.4.2. Memória Superior
4.4.3. Memória Estendida (XMS)
4.4.4. Memória HMA
4.4.5. Memória Expandida (EMS)
4.5. Exercícios
Capítulo 5: Arquitetura do PC e Barramento ISA
5.1. Introdução
5.2. A Escolha do Primeiro Processador
5.3. Alguns
5.3.1. OPCXT
5.3.2. OPCAT
5.3.3. O PC 386 com Barramento de AT
5.4. Arquitetura do PC XT
5.4.1. A CPU 8088 como e Usada no PC XT
5.4.2. Circuito de Relógio
5.4.3. Barramento do Sistema
5.4.4. ROM do Sistema
5.4.5. RAM do Sistema
5.4.6. Contadores/Temporizadores do Sistema
5.4.7. DMA do Sistema
5.4.8. Interrupções do Sistema
5.5. Arquitetura do PC AT
5.5.1. 0 Slotde Expansão
5.6. Sinais do Barramento Herdados dos Primeiros PCs (PC XT)
5.7. Sinais do Barramento Introduzidos com o PC AT
5.8. Ciclos de Barramento
5.8.1. Ciclos de Barramento Originais (PC XT)
5.8.2. Ciclos do Barramento ISA
5.9. Geração de Estados de Espera
5.9.1. Temporização na Inserção de Estados de Espera p/os Primeiros PCs (PC
XT) 261
5.9.2. O Pouco que Mudou nos PCs com Barramento ISA
5.10. Barramento EISA
5.11. O Barramento Local VESA
5.12. Os Barramentos PCI E Quick-Ring
5.13. Chipsets Modernos
5.13.1. A Função do Chipset
5.13.2. Barramentos Implementados pelo Chipset
5.13.3. Arquitetura dos Chipsets
5.13.4. Chipsets das Famílias P5 e P5-II
5.13.5. Os Chipsets da Via
5.13.6. Os Cft/psefs da nVIDIA
5.13.7. Os Chipsets da SiS
5.13.8. Os Chipsets da ALi
5.13.9. Os Chipsets da Intel
5.13.10. Os Chipsets da AMD
5.13.11. Conclusões sobre Chipsets
5.14. Exercícios
Capítulo 6: Decodificação de I/O e Memoria
6.1. Introdução
6.2. Endereçamentos de Dispositivos de I/O
6.3. Mapa de Endereçamento de I/O
6.4. Decodificaçao de I/O com Endereço Fixo
6.5. Decodificação Programável por Chave
6.6. Decodificação Selecionavel por PROM
6.7. Expandindo o Espaço de Endereçamento
6.7.1. Utilizaçao dos Bits de Ordem Superior
6.7.2. Endereçamento Indireto para I/O
6.8. I/O Mapeado em Memória
6.9. I/O a 16 Bits
6.10. Decodificaçao de Endereços de Memória
6.11. Refresco para a Memoria Dinâmica
6.12. Mapa de Memória
6.13. Programa dumpjo
6.14. Exercícios
Capítulo 7: Interrupções
7.1. Introdução
7.2. A Interrupçãoo em Modo Real
7.2.1. Exceções e Interruções Pré-Definidas
7.2.2. Interrupções por Software
7.2.3. Interrupções por Hardware
7.2.4. Sequencia de Atendimento a uma Interrupçao
7.3. Sistema de Interrupções no PC
7.4. O Controlador de Interrupções
7.5. Sequencia de Eventos em uma Interrupção
7.6. Cuidados para uma Rotina de Interrupção
7.7. Inicializagao para Atender as Interrupções
7.8. Vetores de Interrupção
7.9. Inicialização do Controlador de Interrupções
7.9.1. Palavras de Comando para a Inicialização (ICW)
7.9.2. Palavras de Controle da Operação (OCW)
7.10. Desempenho da Interrupção
7.11. Circuito de Interface com Interrupção
7.12. Exemplos de Interrupção por Software
7.13. Compilador C x void
7.14. Exercícios
Capítulo 8: DMA
8.1. Introdução
8.2. Operação de DMA Passo a Passo
8.3. Canais de DMA
8.4. DMA no PC XT
8.5. Inicialização do Controlador de DMA
8.5.1. Registradores de Endereços e Contadores
8.5.2. Registrador de Comando ("Command Register" - O8h/D0h)
8.5.3. Registrador de Pedido ("Write Request Register" - 09h/D2h)
8.5.4. Registrador de Máscara Simples ("Single Mask Bit" - OAh/D4h)
8.5.5. Registrador de Modo ("Mode Register" - OBh/D6h)
8.5.6. Apaga Flip-Flop Apontador de Byte ("Clear Byte Pointer Flip-Flop" -
OCh/D8h) 362
8.5.7. Zeragem Mestre ("Master Clear"- ODh/DAh)
8.5.8. Registrador Apaga Máscara ("Clear Mask Register"- OEh/DCh)
8.5.9. Registrador Escrita de Máscaras ("Write All Mask-Register Bits"-
OFh/DEh)
8.5.10. Registrador de Estado ("Status Register" - O8h/D0h)
8.5.11. Registrador Temporário ("Temporary Register"- ODh/DAh)
8.6. Registradores de Página
8.7. Canais de 16 Bits
8.8. Reutilizaço de um Canal de DMA
8.9. Sinai de Fim de Contagem (TC - "Terminal Count")
8.10. Interface com um Canal de DMA
8.11. DMA Via Mestre de Barramento
8.12. Exercícios
Capítulo 9: Modo Protegido e Multitarefa
9.1. Introdução
9.2. Novos Registradores e Compatibilidades
9.2.1. Compatibilidades em Modo Real
9.3. Arquitetura Baseada em Tarefas
9.4. Gerenciamento de Memória
9.4.1. Segmentação
9.4.2. Paginação
9.5. Interrupções em Modo Protegido
9.5.1. Manipuladores Baseados em Rotinas
9.5.2. Manipuladores Baseados em Tarefas
9.5.3. Excecões
9.6. I/O em Modo Protegido
9.7. Chamadas ao Sistema Operacional
9.8. Modo Virtual 8086
9.8.1. O Modo Virtual Como uma Tarefa
9.8.2. Chaveando o Modo Virtual
9.8.3. Privilegio de I/O
9.9. Inicialização dos Modos de Operação
9.9.1. Reset
9.9.2. Chaveamento do Modo Protegido para o Modo Real
9.9.3. Chaveamento do Modo Real para o Modo Protegido
9.10. Extensores e Interface DPMI
9.11. Exercícios
Capítulo 10: Arquitetura Plug and Play
10.1. Introdução
10.1.1. A Solução Plug and Play
10.1.2. Device-Drivers
10.1.3. BIOS Plug and Play
10.1.4. Hardware Plug and Play Comercial
10.2. PCI Plug and Play
10.2.1. Interrupções, I/O e DMA
10.2.2. Espaço de Configuração
10.2.3. Programação de Endereços-Bases
10.2.4. Acesso ao Espaço de Configuração
10.3. ISA Plug and Play
10.3.1. Estado de Espera por Chave
10.3.2. Estados Sleep, Isolamento e Configuração
10.3.3. Registradores de Configuração
10.3.4. Consideragções Finais
10.4. Exercícios
Capítulo 11: Temporização do Sistema
11.1. Introdução
11.2. Canal 0
11.3. Canal 1
11.4. Canal 2
11.5. Programação dos Temporizadores
11.5.1. Registrador de Controle do Modo (43h - "Mode Control Register")
11.5.2. Operações de Leitura e Escrita nos Contadores
11.6. Modos de Operação
11.6.1. Modo 0: Interrupção ao Atingir a Contagem Final
11.6.2. Modol: "One-S/?orProgramável
11.6.3. Modo 2: Gerador de Taxa ("Rate Generator")
11.6.4. Modo 3: Gerador de Onda-Quadrada
11.6.5. Modo 4: "Strobe" Disparado por Software
11.6.6. Modo 5: "Strobe"Disparado por Hardware
11.7. Medição de Tempo no PC
11.7.1. Medição de Tempo Usando o Canal 0
11.7.2. Emprego da Interrupção 1Ch
11.8. Geração de Sons
11.9. 8253x8254
11.10. Relógio Permanente e Memória CMOS
11.11. IRQ Oem Sistemas de 32 Bits
11.12. Programas
11.13. Exercícios
Capítulo 12: Porta Paralela
12.1. Introdução
12.2. Registrador de Dados (378h - Saida de 8 bits)
12.3. Registrador de Estado (379h - Entrada de 5 bits)
12.4. Registrador de Controle (37Ah - Bidirecional de 4 bits)
12.5. Pinagem da Porta Paralela
12.6. Porta Paralela Conectada a Impressora
12.6.1. Programa tx_prn.c
12.7. Comunicação Usando a Porta Paralela
12.8. Conexão com a Porta Paralela
12.9. Porta Paralela do PS/2
12.10. Portas Paralelas EPP-ECP (IEEE 1284)
12.10.1. A Recomendação IEEE 1284
12.10.2. A Porta Paralela EPP
12.10.3. Ciclo de Escrita de Dados (EPP)
12.10.4. Ciclo de Leitura de Dados (EPP
12.10.5. Ciclo de Escrita e Leitura de Endereço (EPP)
12.10.6. Chamadas da BIOS para a Porta EPP
12.10.7. Programando Diretamente o Controlador EPP
12.10.8. A Porta Paralela ECP
12.10.9. Considerações Finais
12.11. Programas
12.12. Exercícios
Capítulo 13: Porta Serial
13.1. Introdução
13.2. Padrões
13.2.1. Interface RS 232C
13.2.2. Interface RS 423
13.2.3. Interface RS 422
13.3. Comunicação Serial no PC
13.4. Descrição dos Pinos da Porta Serial
13.4.1. Sinais de Entrada (Recebidos pelo PC)
13.4.2. Sinais de Saída (Enviados pelo PC)
13.4.3. Emprego dos Sinais de Controle (DTE/DCE)
13.5. Programação do 8250
13.5.1. TXB ("Transmition Buffer" - Buffer de Transmissão)
13.5.2. RXB ("Reception Buffer" - Buffer de Recepcão)
13.5.3. DLL ("Divisor Latch LSB" - Latch para 0 LSB do Divisor)
13.5.4. DLM ("Divisor Latch MSB"- Latch para o MSB do Divisor)
13.5.5. LCR ("Line Control Register" - Registrador de Controle de Linha)
13.5.6. LSR ("Line Status Register" - Registrador de Estado de Linha)
13.5.7. IIR ("Interrupt Identification Reg."- Reg. Identificador de
Interrupção)
13.5.8. IER ("Interrupt Enable Reg."- Reg. Habilitador de Interrupção)
13.5.9. MCR ("Modem Control Reg." - Reg. de Controle do Modem)
13.5.10. MSR ("Modem Status Register"- Registrador de Estado do Modem)
13.5.11. SCR ("ScratchpadRegister")
13.6. Interrupção
13.7. Programa serial.c
13.8. Uma Biblioteca de Funções em C
13.9. Um Grande Programa para a Comunicação Serial
13.10. Projeto de uma Porta RS 232C
13.11. Exercícios
Capítulo 14: Controlador de Disco Flexivel
14.1. Introdução
14.2. Setores e Pistas
14.3. Interface de Disco do PC
14.4. Conceitos Básicos e Notação
14.4.1. Interleave
14.4.2. Cilindro
14.4.3. PistaO
14.4.4. SetorO
14.4.5. Seek (Posicionar)
14.4.6. Recalibrar
14.4.7. Formatar
14.4.8. Gap e Sincronização
14.4.9. Capacidade de Disco
14.5. Controlador de Disco Flexfvel 8272A (FDC)
14.5.1. Registradores do 8272A
14.5.1.1. Registrador Principal de Estado (MSR) (I/O 3F4h)
14.5.1.2. Registrador de Dados (I/O 3F5h)
14.5.1.3. Registrador de Seleção de Taxa de Dados (DSR) (I/O 3F7h)
14.5.2. Fases e Comandos do Controlador 8272A
14.6. Read Data (Ler Dados)
14.7. Write Data (Escrever Dados)
14.8. Write Deleted Data (Escrever Dados Apagados)
14.9. Read Deleted Data (Ler Dados Apagados)
14.10. Read a Track (Ler uma Pista)
14.11. Read ID (Ler Identif icagao)
14.12. Format a Track (Formatar uma Pista)
14.13. Comandos Scan (de Rastro)
14.14. Seek (Posicionamento)
14.15. Recalibrate (Recalibrar)
14.16. Sense Interrupt Status (Monitorar Estado da Interrupção)
14.17. Specify (Especificar)
14.18. Sense Drive Status (Monitorar o Estado do Drive)
14.19. /wa//d(lnválido)
14.20. Registradores de Estado 0, 1, 2 e 3
14.20.1. Registrador de Estado 0
14.20.2. Registrador de Estado 1
14.20.3. Registrador de Estado 2
14.20.4. Registrador de Estado 3
14.21. Sugestão para Enviar Comandos e Receber Resultados
14.22. Sugestão para Rotina de Inicialização
14.23. Sugestão para Recalibrar e Posicionar
14.24. Sugestão para Ler/Escrever Dados Via DMA
14.25. Sugestão para Formatar
14.26. Disquetes em Ambientes DOS/Windows
14.26.1. Clusters e Unidades de Alocacão
14.26.2. Setorde Boot (pista = 0, lado = 0 e setor = 1)
14.26.3. Tabela de Alocacão de Arquivos (FAT - "File Alocation Table")
14.26.4. Diretório
14.26.5. Carga do Sistema (Boot)
14.27. Programa disco.c
14.28. Exercícios
Capítulo 15: Outros Periféricos
15.1. Teclado
15.1.1. 8255 do PC XT
15.1.2. 8742 do PC AT
15.2. Mouse
15.3. Porta de Jogos
15.4. Disco Rígido
15.4.1. Conexão Via EIDE ou SCSI 15.4.1.1. Protocolo Ultra DMA
15.4.2. Sistemas de Arquivos
15.4.2.1. FAT e VFAT
15.4.2.2. NTFS
15.4.2.3. HPFS
15.5. Controladora VGA
15.5.1. Modos de Operação do VGA
15.5.1.1. Modos OOh, 01 h, 02h e 03h (Texto Colorido)
15.5.1.2. Modo ODh (Gráfico 320x200 com 16 Cores)
15.5.1.3. Modo OEh (Gráfico 640x200 com 16 Cores)
15.5.1.4. Modo 10h (Gráfico 640x350 com 16 Cores)
15.5.1.5. Modo 12h (Gráfico 640x480 com 16 Cores)
15.5.2. Arquitetura VGA
15.5.2.1. Memória de Vídeo
15.5.2.2. Controlador Gráfico
15.5.2.3. Serializador de Dados
15.5.2.4. Controlador de Atributos
15.5.2.5. Controlador CRT
15.5.2.6. Sequenciador
15.5.3. Registradores do Controlador VGA
15.5.3.1. Registradores Externos
15.5.3.2. Registradores do Controlador CRT
15.5.3.3. Registradores do Sequenciador
15.5.3.4. Registradores do Controlador Gráfico
15.5.3.5. Registradores do Controlador de Atributos e Conversor D/A
15.6. Modem e Similares
15.6.1. Generalidades
15.6.2. Protocolo
15.6.3. O Quão Rápido Pode Ser um Modem
15.6.4. Modems 56K
15.6.5. Outras Solucões para a Conexão com a Internet
15.7. DVD
15.8. Exercícios
Capítulo 16: Barramento PCI
16.1. Introdução
16.2. Transações
16.2.1. Iniciador
16.2.2. Alvo
16.2.3. Ponte PCI-PCI
16.2.4. Rajada
16.2.5. Fase de Endereços
16.2.6. Fases de Dados
16.2.7. Fim da Transação e Estado Ocioso (Idle)
16.3. Sinais do Slot PCI
16.3.1. Sinais de Extensão a 64 Bits
16.4. Temporização de Eventos numa Transação
16.5. Esqueleto de urn Prototipo PCI
16.6. Construindo os Sinais do controlador
16.6.1. LOAD
16.6.2. RD/WR
16.6.3. CONT
16.7. Circuito para Introduzir Estados de Espera
16.8. Sincronizando o Sinai de Paridade
16.9. Comandos
16.9.1. Reconhecimento de Interrupção
16.9.2. Ciclo Especial
16.9.3. Leituras e Escritas em I/O
16.9.4. Leituras e Escritas em Memória
16.9.5. Acessos ao Espaço de Configuração
16.10. Interrupções
16.11. Considerações sobre Implementações
16.12. Pontes Mestre e Escrava
16.13. A Ponte Escrava PLX PCI 9050-1
16.13.1. O PLX 9050
16.13.2. Sinais do PLX 9050
16.13.2.1. Sinais de Alimentação
16.13.2.2. Sinais de Controle da EEPROM Serial
16.13.2.3. Sinais do Barramento Local
16.13.3. Uso da EEPROM
16.13.4. Periféricos Conectados ao Barramento Local
16.13.5. Registradores do PLX 9050
16.13.6. Configuração da EEPROM
16.13.7. Exemplo de Projeto com o PLX 9050
16.14. O PLX PCI 9030
16.14.1. Hot Swap
16.14.2. VPD
16.14.3. A Interface IEEE 1149-1
16.14.4. O que Muda num Projeto com o PLX 9030
16.14.4.1. Novos Sinais do PCI 2.2
16.14.4.2. Sinais do Barramento Local com Nomes Modificados
16.14.4.3. Novos Sinais do Barramento Local
16.14.5. Pinagem do PLX 9030
16.14.6. Registradores Adicionais do PLX 9030
16.14.7. Formato da EEPROM
16.15. O PLX PCI 9056
16.16. Exercícios
Capítulo 17: Barramento USB
17.1. Introdução
17.2. Drivers para a Instalação do USB
17.3. Características de Operação
17.4. Topologia de Conexão
17.5. Barramento Físico
17.6. A Comunicação Serial
17.7. Tipos de Pacotes
17.7.1. SOF - Start Of Frame
17.7.2. SETUP, IN e OUT
17.7.3. DATA1 e DATAO
17.7.4. ACK, NAK e STALL
17.8. Codificação CRC
17.9. Tipos de Transações
17.10. O Processo de Enumeracão
17.10.1. Descritor de Dispositive
17.10.2. Descritor de Configuração
17.10.3. Descritor de Interface
17.10.4. Descritor HID
17.10.5. Descritor de Endpoint
17.11. Escolha da Implementação
17.12. USBN9603
17.12.1. Pinagem do USBN 9603
17.12.2. Conexões de Endereços e de Dados
17.12.3. Controle de Endpoints
17.12.4. Estados Operacionais do USBN
17.12.5. Registradores do USBN
17.12.6. Interrupções do USBN
17.13. Um Projeto com o USBN 9603
17.13.1. Acesso aos Componentes da Placa
17.13.2. Rotina de Inicialização e de Enumeração
17.13.3. Rotina de Definição das Máscaras de Interrupção
17.13.4. Manipulação do Endpoint 1
17.13.5. Manipulação dos Endpoints 2, 4 e 6
17.13.6. Manipulação do Endpoint 5
17.13.7. Opção pelo Uso da Classe HID
17.13.8. Montagem dos Descritores
17.13.9. Esqueleto do Firmware
17.14. Programação do HID Via API
17.15. Rotinas para o Aplicativo
17.16. Outras Formas de Programação
17.17. USB 2.0 a 480 Mb/s
17.18. Exercícios
Capitulo 18: Introdução as Arquiteturas de Servidores
18.1. Introdução
18.2. Servidores com Multiples Processadores
18.2.1. A Solução para o Problema Cliente-Servidor
18.3. Porque o Barramento PCI ?
18.4. Arquitetura Baseada em Modules
18.4.1. Motivações
18.4.2. Modelos de Modules de Processamento
18.4.3. Conexão com a Rede
18.5. Configurações com Multiples Barramentos PCI
18.6. I960RP: o Processador Inteligente de I/O
18.6.1. Aplicações
18.6.2. Arquitetura do 1960RP
18.6.3. PontessPCI
18.6.4. Unidade de Tratamento de Mensagens
18.6.5. Controlador de DMA
18.6.6. Interrupções
18.7. Exercícios
Capitulo 19: Placa de Provas
19.1. Introdução
19.2. Esquema da Placa de Provas
19.3. Esquema Principal ("Principal")
19.4. Esquema do Decodificador de I/O ("Decod")
19.5. Esquema do Gerador de Estados de Espera ("Wait
19.6. Esquema do Circuito de Interface ("Interf")
19.7. Esquema do Circuito de Memoria Estatica ("SRAM")
19.8. Programa para Testar I/O (lOjeste.c)
19.9. Experiências com a RAM Estática (sram.c)
19.10. Experimentos com Interrupção
19.11. Experimentos com DMA
19.12. Programas
19.13. Layout da Placa de Provas
19.14. Exercícios
Capítulo 20: Introdução a Supercomputação
20.1. Introdução
20.2. O Passado
20.3. A Era Eletrônica
20.4. Os Microcomputadores
20.5. Onde se Vai Parar ?
20.6. Postulados de von Neumann
20.7. Processamento Paralelo
20.8. Classificação de Computadores Paralelos
20.8.1. SISD - Instrução Unica, Dado Unico ("Single Instruction Single
Data")
20.8.2. SIMD - Instrução Unica, Multiples Dados ("Single Instruction
Multiple Data")
20.8.3. MISD - Multiplas Instruções, Dado Unico ("Multiple Instruction
Single Data")
20.8.4. MIMD - Multiplas Instruções, Multiples ("Multiple Instruction
Multiple Data")
20.9. Ganho de Velocidade
20.9.1. Lei de Amdhal
20.10. Alguns Supercomputadores
20.10.1. Deep Blue, o Enxadrista
20.10.2. ASCI Blue Pacific, o Mais Rapido
20.10.3. Blue Gene, o Maior Projeto
20.10.4. Computador Quantico
20.10.5. Computadores Cray
20.10.6. Processador MAJC-5200
20.10.7. Processador Nios da Altera
20.11. Conclusão
Apendice A: Projetos com FPGA
A.1. Introdução
A.2. O FPGA
A.2.1. Tecnologias de FPGA
A.2.2. Arquitetura de urn FPGA
A.2.3. Programando o FPGA
A.2.4. Modos de Configuração do FPGA
A.2.5. Modo Serial Mestre
A.2.6. Modo Serial Escravo
A.2.7. Apagamento da Memória de Configuração
A.2.8. Descrição dos Principais Pinos do FPGA
A.3. Os Circuitos
A.3.1. Circuitos Internos
A.3.2. Circuitos Externos
A.4. A PROM Serial
A.4.1. Descrição dos Pinos da SPROM
A.5. Conversor A/D ADC0808
A.6. Conversor D/A DAC0808
A.7. Fotografia do Projeto
A.8. Livro "Monte seu Prototipo ISA Controlado por FPGA"
A.9. Exercício
Apendice B: Barramento Firewire
B.1. Introdução
B.2. Ponte Firewire
B.3. Identificador de No Virtual
B.4. Principle Assfncrono
B.5. Barramento 1394 Virtual
B.6. Conclusõs
Apêndice C: Barramento AGP
C.1. Introdução
C.2. Gráficos 3D em PCs sem AGP
C.3. Gráficos 3D em PCs com AGP
C.4. Modo de Transferência de Dados
C.5. Desempenho de Software
C.6. AGP 2X, 4X, etc
C.7. Conclusão: Beneficios do AGP
Apêndice D: Interface SCSI
D.1. Introdução
D.2. Topologia Elétrica
D.3. Identificação de Dispositivos
D.4. Fases de Barramento
D.5. Fases de Transferência da Informação
D.6. Resumo das Especificações SCSI
D.7. SCSI x IDE
Apêndice E: Conjunto de Instrucões
E.1. Formato das Instruções
E.2. Tipos de Instruções
E.3. Compatibilidade das Instruções
E.4. Operando das Instruções
E.5. Descrição das Instruções
E.6. Influencia das Instruções nas Flags
E.7. Algumas Instruções do Coprocessador
Apendice F: Introdução aos PCs Embutidos
F.1. Introdução
F.2. Microcontroladores
F.3. Os Sistemas Embutidos
F.4. CPUs para Sistemas Embutidos
F.5. CISC x RISC xSISC
F.6. A Intel e os Sistemas Embutidos
F.7. A AMD e os Sistemas Embutidos
F.8. A Especificacão PC 104
F.9. Alguns Sites Interessantes
Apendice G: Services da BIOS e do DOS
G.1. Processes (DOS)
G.2. Memoria Convencional
G.3. Interrupções
G.4. Teclado
G.5. Temporização
G.6. Disco
G.7. Vídeo
G.8. Porta Serial
G.9. Impressora
G.10. Mouse
G.11. Joystick
Apendice H: Rotinas Uteis em Linguagem C
H.1. Processes (DOS) H.2. Memoria H.3. Interrupções H.4. Teclado H.5.
Temporização H.6. Disco H.7. Video (Texto) H.8. Porta H.9. Matemática H.10.
String
Apendice I: Tabela ASCII
Apendice J: Estrutura de um Programa (DOS)
Apendice K: Area de Dados da BIOS
Apendice L: Mapa de Memoria em Modo Real
Apendice M: Sites de Hardware
Bibliografia
Indice Remissivo

Ricardo Zelenovsky - Graduou-se em Engenharia Eletrônica pelo IME (Instituto Militar de Engenharia) em 1984, onde também concluiu seu Mestrado, em 1988. Em 2001, obteve seu título de Doutor em Ciências pelo Programa de Engenharia Elétrica da PUC-RJ. Foi professor do IMEpor mais de 15 anos, tendo ministrado as disciplinas "Microprocessadores", "Projetos de Computadores Digitais", Processadores Digitais de Sinais (DSP)" e "Projetos de de Circuitos Lógicos" (Pós-Graduação), além de orientar projetos de iniciação científica e de fim de curso sobre assuntos relacionados a interfaceamento com computadores pessoais, automação e prcessadores digitais de sinais. Autualmente, é professor da Faculdade de Tecnologia da UNB.
>> Site: http://

Alexandre Mendonça - Alexandre Mendonça graduou-se em Engenharia Eletrônica pelo IME (Instituto Militar de Engenharia) em 1991, onde também concluiu seu Mestrado, em 1996. Obteve, em 2003, o título de D.Sc. ao terminar seu doutorado pelo Programa de Engenharia Elétrica da COPPE/UFRJ. Atualmente, é professor do IME, onde ministra as disciplinas "Circuitos Combinacionais e Seqüenciais", "Eletrônica Digital", "Microprocessadores" e "Programação em Linguagem C", além de orientar projetos de iniciação científica e de fim de curso sobre assuntos relacionados a interfaceamento com computadores pessoais, circuitos com FPGA e processadores digitais de sinais.

Alexandre Mendonça é também pesquisador, ex-colunista por 7 anos da Revista Developers' Magazine (de 10/1996 a 09/2003) e autor dos livros "PC e Periféricos: Um Guia Completo de Programação", "PC: Um Guia Prático de Hardware e Interfaceamento" (4 edições e recomendado em pelo menos 20 cursos de graduação no Brasil), "Monte seu Protótipo ISA Controlado por FPGA", "Eletrônica Digital: Curso Prático e Exercícios", "Microcontroladores: Programação e Projeto com a Família 8051" e "Hardware: Programação Virtual de I/O e Interrupções", além de mais 70 artigos em revistas especializadas. Dentre outras publicações, destacam-se mais de 20 artigos de caráter científico relacionados a temas diversos, como processamento de voz, processamento de radar, instrumentação e processamento de imagem (tema de sua tese de doutorado). É também especialista em hardware de computadores pessoais e programação em C.

>> Site: http://www.mzeditora.com.br/alexmend


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